Bistabil D si TTL LS

[Vizitator LarisaTM]

Buna,

 

Am si eu 2 intrebari legate de circuite integrate daca ma poate ajuta cineva va rog.

1)Explicati valorile negative si nule ale timpului de mentinere (th) pt un bistabil D. De ce timpul de stabilire (ts) este intotdeauna pozitiv.

2)Propuneti o metoda de masurare a tensiunii in gol la intrarea unui circuit TTL LS.Cum se va prezenta schema pt. un circuit CMOS (HCT)? Ce probleme apar in acest caz?

 

Cam astea sunt cele 2 intrebari.Astept parerile voastea.

Va multumesc si o seara placuta.

[Mondan]

As putea discuta si eu cu tine si cu sigurata si altii.Dar aici e un loc al pasionatilor. Tu vrei doar "sa scapi" de problema asta.Eu zic asa... arata-ne ce ai incercat tu sa faci si vedem noi. Cat timp ai petrecut incercat sa rezolvi acesta problema ?

[Vizitator LarisaTM]

Referitor la prima intrebare...am gasit niste imagini cu diagrama de timp a unu Latch D.Se observa si timpul de mentinere si cel de stabilire insa nu imi pot da seama de legatura lor...si de aceea as vrea parea voastra

[Vizitator LarisaTM]

Diagrama in care se vad mai bine cei doi timpi.

[Vizitator LarisaTM]

Pt. a doua intrebare nu am putut gasi prea multe raspunsuri...nici in curcurile de la fcultate nu este prea mult lucru.Doar o schema a unu TTL LS , din care eu nu-mi pot dea seama cum sa masor tensiunea in gol.HCT are avantajul că poate comanda circuite TTL şi datorită nivelurilor de tensiune de intrare TTL, orice circuit TTL poate comanda un circuit HCT.Această lucru se asigură prin reducerea pragurilor de deschidere a celor două tranzistoare complementare de la intrare.Astept va rog si parerile voastre in legatura cu cele cerinte, deoarece cred ca ce am gasit eu nu este respunsul cel mai eficient.

[Mondan]

vreau incep de la ceva simplu:

http://en.wikipedia.org/wiki/Flip-flop_%28electronics%29

 

pe Wiki aveam poza asta un exemplu de D Latch facut cu porti NAND:

 

si tot acolo este data si valoare de adevar.

 

intrarea D si E un fel de enable.

 

Trebuie "frecat" pe intelegera functionarii acestor porti logice si apoi apoi ce contin ele (tranzistori) si unde apare intarzirerea.

Nu e greu, dar e putin migatlos.

 

Am putea face o poarta flip-flop cu NOR, adica ceva care sa dam Set si Reset si el se memoreze memoreze acest lucru si sa il dea ca raspuns:

http://www.hobbyprojects.com/flip_flop/NOR_gate_flip-flop.html

 

daca am folosi tranzistori ar arata cam asa:

http://www.hobbyprojects.com/flip_flop/a_transistor_RS_flip_Flop.html

 

 

stii este de fapt astabilul (licuriciul ala) dar caruia ii lipsesc condensatorii.

 

Toate astea poti sa le scrii ca nota introductiva pt proiect/prezentare orala......

Atunci cand sa zicem apasam Pushul SET intrarea set este pusa la 0 logic. Tranzistorul TR1 se blocheaza, deci punctul Q va urca spre +. din modul de legare, astfel pe Tr2 il deschide deci punctul Q negat merge la masa.

 

Acum pentru ca tranzistorul Tr1 sa reactioneze are nevoie de un anumit timp. in principul trebuie sa se creeze conditiile de potential necesare tranzistorului sa se deschide. Cel mai important este timpul cat sarcina difizeaza in baza si apoi cat timp strabate de la emitor la colector. Baza nu poate ajunge instantaneu la un anumit potential ea are nevoie de timp.

 

 

iarasi un punct de start:

http://www.srmuniv.ac.in/downloads/transistor_as_a_switch.doc

 

acum D latch este acelasi lucru cu un latch dar unde intrarea D ii poate schimba starea doar daca apre "enable" pe celalata inttrare nota E sau de multe ori clock.

Adica intrarea E sau clock ii "spune" daca sa citesca D-ul sau nu.

 

Incerca sa dai diferite valori logice pe intrarea unei astfel de structuri logice si vezi ce iti iese. de genul : intra in acest AND 1 si 0 iese ... si tot asa.

 

Apoi incerca sa pui figura aia in Paint,si sa faci ceva schita pe ea, comentarii, sageti trase.

 

In figura ta se vede asa: Plima linie este D-ul care ar trebui sa ii schimbe starea (Set / Reset).

dar nu poate pentru ca intrarea C (clock sau enable) ii spune "nu citi"

Astfel raspunsul Q este tot 0

 

In momentul cand C spune "citeste intraea" trebuie sa treca un timp (unii tranzitori se deschid altii de inchid - urmareste portile logice si schema lor interna) si in final raspunsul Q trebuie sa fie cel "corect".

 

Apoi ce se intampla daca I se spune pe intrarea D "memoreaza 0" si "semnalul sa memoreze este inca activ" ?

Dureza un timp pana va "memora" dar nu mai pierde timp cu semnalul "memoreaza" caci "l-a prins deja activ.

 

Tranzistorii folositi sunt de obicei diverse tipuri de MOS, dar tot de difuzia sarcinii in grila/baza vorbim, de deplation layer si de storage delay si ......

[Mondan]

------------------------------------la 2. la masurarea tensiunii in gol a intrarii unui integrat logic iti propun asa:Ii pui un condensator pe intrare sa zicem 100p. Astepti un timp foarte mare (!) ca acest condensator sa ajunga la valoare tensiunii cautate. Apoi deconectezi intrarea. si masori tensiunea pe acest condensator.Aparatele de masura digitale au impedanta e intrare pentru 0-10V vreo 1Mohm. Cele bune au 10Mohm.Impedanta de intrarea a integratului logic poate fi mai mare deci nu poate fi masurat direct.Acelasi principiu ca la conversia A/D si condensatorul care pastreaza valoarea tensiunii. Numai ca aici tensiunea pe pinii de intrarea in integrat loc fiind "prapadita" trebuie sa astepti mai mult.Condensatorul este o compenenta electronica care se apropie de idealitate. Il incarci asi si peste o saptamana tot incacat ramane.........