schema logica a unui registru de memorare parelela

[Vizitator ionitalucian15]

Enuntul suna cam asa: "Sa se proiecteze schema logica a unui registru de memorare parelela utilizand circuite basculante bistabile(CBB) de tip D pe 8 biti. Tractul CK(Clock) este activ pe tranzitia din 0 logic in 1 logic. Se vor folosii circuite MMC 4013." Am nevoie de ajutor in proiectare acestei scheme. Va multumesc!

[Vizitator]

Tractul CK(Clock)

Tactul, nu tractul.

 

Ne-ai adus la cunostinta ca ai o tema si ca ai nevoie de ajutor. Foarte bine, dar nu ai spus ce fel de ajutor vrei. Adica ce anume nu stii si vrei sa afli de pe forum?

[Vizitator ionitalucian15]

Multumesc, ai dreptate. Nu am fost explicit. Am nevoie doar de o idee, un exemplu de un asemenea montaj. in principal schema-bloc, schema de principiu cu circuitele integrate a acestuia. De datasheet.ul circuitelor mmc4013, de proiectarea schemei si simularea ei intr.un mediu de operarea de specialitate ma ocup personal.

[Vizitator]

Cauta tabela de adevar a bistabilului de tip D. Probabil ca este si in foaia de catalog.Bistabilul de tip D are proprietatea ca atunci cand apare un front crescator pe CK, esantioneaza si memoreaza ce vede pe intrarea D. Memorarea dureaza pana la urmatorul front crescator pe CK, cand se face o noua memorare a nivelului de pe intrarea D. Mai poti sterge valoarea memorata si cu semnalul Reset sau Set daca e si ala disponibil. Semnalele de Reset sau Set au prioritate fata de orice alt semnal si sunt asincrone (fata de CK). Tabelul de adevar descrie exact ce am scris in paragraful asta. Chiar daca acum nu ti-e clar tabelul de adevar, cu timpul le descurci tu. E musai sa inveti sa-l descifrezi pentru ca te vei intalni cu tabele asemanatoare la multe integrate.Odata ce ai inteles cum memoreaza un singur bistabil, folosesti cate unul pentru fiecare bit din registrul tau si memorezi cu toti bistabilii deodata, adica legi CK impreuna.Daca nu-ti iese atunci schiteaza o schema si pune-o pe forum ca sa putem discuta mai departe la modul concret, direct pe schema.Succes!

[Vizitator ionitalucian15]

am atasat aici o schema pe 4 biti cu CBB de tip D

[Ticu]

In desen datele intra pe un singur fir si se transfera de la o celula la alta, deci ai intrare seriala. Prin registru paralel eu as intelege ca intrarea este paralela si iesirea tot paralela. Deci datele sunt disponibile pe un bus de 8 biti (sau 4 in desen) si pot fi memorate simultan la o tranzitie pozitiva a tactului. Adica intrarea D de la fiecare celula ar trebui legata la cate un fir al bus-ului.

[Vizitator]

La fel inteleg si eu. Daca zice registru de memorare paralel pe 8 biti atunci inseamna ca am 8 sarme pentru intrare si alte 8 sarme pentru iesire.

 

Schema din desen este un registru de deplasare pe 4 biti. Acolo bagi bitii pe rand pe sarma notata cu "<---" (adica intrarea D) si bitii se plimba spre stanga la fiecare front crescator al CK.

 

Tu trebuie sa folosesti intrarile dip D ca sarme de intrare si iesirile tip Q ca sarme de iesire. CK le legi impreuna pentru ca vrei ca toti bistabilii sa memoreze deodata. Asta inseamna "paralel", memoreaza toti deodata. La fel si resetul, trebuie dat la toti bitii deodata.

 

Mai fa te rog o schema cu desenul pentru registru paralel, cum tocmai am explicat, ca sa vedem daca ti-a iesit corect.

[Vizitator ionitalucian15]

Multumesc pentru ajutor! Am inteles principiul de functionare a unui asemenea circuit. O sa urmez indicatiile date de dumneavoastra si in scurt timp o sa postez schema bloc finala pentru verificarea. Deci voi avea nevoie de un ultim ajutor. Apreciez bunavointa acordata! Stima

[Vizitator Sapaliga]

Memorie de 8 Bytes. Firele negre sunt "magistrale", ca sa nu incarc imaginea cu multe fire albastre le-am "incapsulat" intr-o "magistrala".

[Vizitator ionitalucian15]

am atasat aici schema finala

[Vizitator ionitalucian15]

Ceva pareri domnilor?

[alex_hobeanu]

Pare sa fie ok. Set si reset sunt active pe nivel logic 1 deci sunt dezactivate. Transferul informatiei de pe intrari pe iesiri se face la tranzitia 0 - 1 a intrarii de ceas (clock). Varianta monolitica a acestei scheme se numeste 74HC374 sau 574, cu adaugarea unor porti 3 state pentru izolarea iesirilor (intrarea output enable). Varianta lui sapaliga cu 64 de bistabili si zeci de porti nu stiu daca functioneaza dar sigur nu este ceea ce trebuie.

[Vizitator]

Schema electrica pare corecta, nu observ greseli, cred ca va functiona.

Eu as fi pus separat o intrare numita RESET, asa cum ai pus intrarea CLK. De obicei circuitele digitale au o intrare dedicata pentru reset. Nu e gresit cum ai facut tu, si nici nu e o regula sa existe neaparat o intrare RESET. Bineinteles, ca sa functioneze memorarea trebuie ca intrarea RESET sa fie la 0 logic.

 

Am recitit enuntul problemei si observ ca cere schema logica. Schema logica si schema electrica sunt lucruri complet diferite pentru mine:

- schema electrica se foloseste pentru a descrie ce componente intra intr-un montaj si cum sunt legate intre ele, ea nu se foloseste pentru a descrie cum trebuie sa functioneze acel montaj

- schema logica se foloseste pentru a descrie functionarea montajului, adica e o schema care descrie ce face montajul, fara sa spuna din ce e construit si cum sunt legate piesele

Banuiala mea e ca se cere schema electrica, nu cea logica. Nu sunt sigur. Asta tu trebuie sa stii, in functie de ce v-a predat si de limbajul folosit la ore.