Generator de semnal de audiofrecventa implementat cu FPGA

[Vizitator yeu1]

De curand am sustinut licenta la Facultatea de Electronica si Telecomunicatii din cadrul UPB si ca proiect de licenta am avut un generator de semnal de AF implementat cu FPGA. Tot codul e scris in verilog, FPGA-ul este un Xilinx Spartan 3 XC3S400 implementat pe o placa de dezvoltare Nu Horizons Electronics Corp. Simularile sunt realizate sub Modelsim iar sinteza cu Xilinx ISE 10.1.

 

Tipurile de semnale generate sunt urmatoarele:

semnal sinusoidal

semnal triunghiular (clasic, dinti de fierastrau, rampa) - "duty cycle reglabil"

semnal dreptunghiular cu duty cycle

semnal sin redresat mono si bi

semnal triunghiular redresat mono

forma de unda definita de utilizator

gnd

 

Semnalul de iesire este livrat pe 64 esantioane / perioada, amplitudinea este reglabila fin cu 127 de niveluri intre 0 si 2.5 V(atat poate DAC-ul integrat pe placa de dezvoltare, un LT1654) iar frecventa este reglabila brut si fin intre 1Hz si 32KHz. De asemenea duty cycle este reglabil intre 5% si 95%(aprox). Generatorul este stabil in frecventa, dar mai are unele buguri destul de fine de rezolvat. Semnalul de iesire este nefiltrat(avem 64 de trepte de tensiune care se succed), drept urmare la frecvente mici va introduce ceva armonici pe frecvente medii si mari. Inputul este realizat printr-o interfata seriala cu un laptop(folosesc Hyperterminal) iar semnalul de iesire este furnizat de placa FPGA. In fisierele atasate gasiti toate aceste informatii.

 

Am decis sa postez aceasta lucrare aici deoarece la randul meu am cautat ceva realizat deja si nu am gasit. Toate fisierele incluse au simularile aferente, iar in lucrare gasiti descrierea cat de cat completa(facultatea a cerut max 80 de pagini cu toata birocratia de incept drept urmare nu am reusit sa ma exprim cat as fi vrut). Nivelul meu de cunostine este mediu in materie de circuite digitale si limbaje HDL. Celor care doresc sa preia si sa continuie acest proiect le urez succes.

 

Resurse:

http://arh.pub.ro/lab/cid1/index.html

http://answers.google.com/answers/threa ... 09219.html

[Vizitator yeu1]

Si un screenshot cu generatorul in functiune.

[Golem]

Excelenta lucrare, felicitari! Puteti sa mai oferiti detalii privind executia?

[Vizitator yeu1]

Excelenta lucrare, felicitari! Puteti sa mai oferiti detalii privind executia?

Sigur. Cand o sa ajung acasa o sa pus lucrarea scrisa, si acolo exista toate detaliile referitoare la executie si functionare. Ce e calumea e ca poate fi portata pe orice FPGA cu minim 200.000 de porti logice(in raportul de sinteaza, la 400.000 de porti ocupa mai putin de 50% din FPGA), iar daca placa nu dispune de un DAC se poate folosi unul extern chiar home made(un R-2R e banal de simplu de realizat), avand in vedere ca semnalul este livrat esantion cu esantion(paralel).

[Vizitator yeu1]

Revin cu lucrarea. E posibil ca in lucrare sa fi scris si unele aberatii, mi le scuzati.Am atasat si documentatia placii de dezvoltare, e utila cand verificati fisierul cu constrangeri(.ucf).Astept comentarii si intrebari daca e cazul.